3nm制程芯片已經(jīng)開始量產(chǎn)，2nm將于2025年試產(chǎn)，接下來的1nm將是納米時代的最后一個節(jié)點(diǎn)，為此，業(yè)界龍頭企業(yè)和機(jī)構(gòu)都在摩拳擦掌。

作者：暢秋

2022年，半導(dǎo)體業(yè)進(jìn)入了3nm制程量產(chǎn)階段，上半年，三星宣布量產(chǎn)3nm芯片，但客戶和產(chǎn)量很有限，下半年，臺積電也開始量產(chǎn)3nm芯片，但也只限于蘋果的一部分新手機(jī)處理器，與三星類似，臺積電也沒有在第一年實(shí)現(xiàn)大規(guī)模量產(chǎn)。3nm制程芯片產(chǎn)量如何，就要看三星和臺積電2023年升級版本的性能和良率表現(xiàn)了。

3nm量產(chǎn)如此艱難，接下來的2nm、1nm節(jié)點(diǎn)將更具挑戰(zhàn)性，特別是1nm，它達(dá)到了納米級制程節(jié)點(diǎn)的極限，再向前演進(jìn)，就是埃（A，1nm=10A）了。因此，誰能做好1nm制程工藝的研發(fā)和量產(chǎn)，并在業(yè)界首先推出，將具有很強(qiáng)的象征意義。

按照IMEC（比利時微電子中心）規(guī)劃的發(fā)展路線圖，預(yù)計2028年可實(shí)現(xiàn)1nm制程工藝量產(chǎn)，2030年是A7（0.7nm），之后分別是A5、A3、A2制程。

不過，真正決定工藝密度的金屬柵極距指標(biāo)變化沒有工藝數(shù)字那么大，甚至A7到A2制程工藝都是在16nm-12nm之間，密度可能沒太多提升。而且，到達(dá)1nm節(jié)點(diǎn)附近時，所產(chǎn)生的量子隧穿效應(yīng)有可能讓傳統(tǒng)的半導(dǎo)體工藝失效。

此外，要實(shí)現(xiàn)1nm及以下制程工藝，晶體管架構(gòu)也要改變，三星和臺積電分別在3nm、2nm節(jié)點(diǎn)放棄了FinFET，轉(zhuǎn)向GAAFET結(jié)構(gòu)，而1nm之后，業(yè)界將普遍轉(zhuǎn)向CFET晶體管結(jié)構(gòu)。不止晶體管，還有其它相關(guān)技術(shù)也要升級，例如布線、光刻機(jī)等，需要一系列技術(shù)突破才有可能實(shí)現(xiàn)。

新晶體管架構(gòu)

三星3nm采用的晶體管架構(gòu)是GAAFET，也被稱為Nanosheet，而1nm制程對晶體管架構(gòu)提出了更高的要求。IMEC提出了Forksheet，在這種架構(gòu)中，sheet由叉形柵極結(jié)構(gòu)控制，在柵極圖案化之前，通過在PMOS和NMOS之間引入介電層來實(shí)現(xiàn)，這個介電層從物理上隔離了P柵溝槽和N柵溝槽，使得N-to-P間距比FinFET或Nanosheet更緊密。通過仿真，IMEC預(yù)計Forksheet具有理想的面積和性能微縮性，以及更低的寄生電容。

此外，3D“互補(bǔ)FET”（CFET）也是1nm制程的晶體管方案。CFET技術(shù)的一個顯著特征是與納米片拓?fù)浣Y(jié)構(gòu)具有很強(qiáng)的相似性。CFET的新穎之處在于PFET和NFET納米片的垂直放置。CFET拓?fù)淅昧说湫偷腃MOS邏輯應(yīng)用，其中將公共輸入信號施加到NFET和PFET的柵極。

CFET架構(gòu)需要特別注意PFET和NFET的形成。用于PFET源/漏極的SiGe外延生長用于在溝道中引入壓縮應(yīng)變，以提高空穴遷移率，然后執(zhí)行PFET柵極氧化物和金屬柵極沉積，隨后，NFET源極/漏極節(jié)點(diǎn)的外延Si生長，隨后的柵極氧化物和金屬柵極沉積必須遵守現(xiàn)有PFET器件施加的材料化學(xué)約束。

新材料工藝

在先進(jìn)制程芯片的制造過程中，前道工序負(fù)責(zé)制造出相應(yīng)結(jié)構(gòu)的晶體管，而中間工序和后道工序則是將這些獨(dú)立的晶體管連接起來，從而實(shí)現(xiàn)相應(yīng)的芯片功能和性能，這就需要用到各種半導(dǎo)體材料。

1nm制程需要新的晶體管架構(gòu)支持，如Forksheet和CFET，它們對局部互連提出了更高的要求，相應(yīng)地，后道工序需要采用新型材料（如釕（Ru）、鉬（Mo）等），還需要降低中間工序的接觸電阻。

對于后道工序而言，金屬線和通孔的電阻和電容仍然是最關(guān)鍵的參數(shù)，解決這個問題的一種方法是采用另一種金屬化結(jié)構(gòu)，稱為“零通孔混合高度”。這種方案可以根據(jù)金屬線的應(yīng)用需求，靈活地將電阻換成電容。

為了滿足新晶體管結(jié)構(gòu)的要求，同時進(jìn)一步緩解布線擁擠狀況，中間工序需要進(jìn)一步創(chuàng)新，例如，在CFET中，需要為接觸柵極提供新的解決方案。此外，高縱橫比的通孔把各種構(gòu)件互連起來，目前，這些構(gòu)件已經(jīng)擴(kuò)展到三維（3D），但是，需要降低這些深通孔的寄生電阻，這可以通過引入先進(jìn)的觸點(diǎn)來實(shí)現(xiàn)，例如使用釕。

過去，芯片制造多使用三維材料，近些年，在以臺積電和英特爾為代表的龍頭廠商引領(lǐng)下，二維（2D）材料逐漸進(jìn)入主流行列。

2021年，臺積電與中國臺灣大學(xué)和美國麻省理工學(xué)院（MIT）合作，發(fā)現(xiàn)了二維材料結(jié)合半金屬鉍（Bi）能實(shí)現(xiàn)極低的電阻，接近量子極限，可以滿足1nm制程的需求。二維材料厚度可小于1nm，更逼近固態(tài)半導(dǎo)體材料厚度的極限，而半金屬鉍的特性，能消除與二維半導(dǎo)體接面的能量障礙，且沉積時，不會破壞二維材料的原子結(jié)構(gòu)。這樣，通過僅1 ~3層原子厚度（小于1nm）的二維材料，電子從源極（source）走以二硫化鉬為材料的電子通道層，上方有柵極（gate）加電壓來控制，再從漏極（drain）流出，用鉍作為接觸電極，可以大幅降低電阻并提高傳輸電流，使得二維材料在1nm制程工藝實(shí)施過程中成為取代硅的新型半導(dǎo)體材料。

最近，悉尼新南威爾士大學(xué)材料與制造研究所（MMFI）的研究人員使用獨(dú)立式單晶鈦酸鍶（STO）膜制造了一系列透明場效應(yīng)晶體管，其性能與當(dāng)前的硅半導(dǎo)體場效應(yīng)晶體管相當(dāng)。該半導(dǎo)體材料工藝克服了硅在小型化方面的限制，同時展示了大規(guī)模制造2D場效應(yīng)晶體管的潛力，克服了納米級硅半導(dǎo)體生產(chǎn)的挑戰(zhàn)，并提供了可靠的電容和有效的開關(guān)操作。

據(jù)研發(fā)人員介紹，這項(xiàng)工作的關(guān)鍵創(chuàng)新是，將傳統(tǒng)的3D散裝材料轉(zhuǎn)變?yōu)闇?zhǔn)2D形式，而不會降低其性能，這意味著它可以像樂高積木一樣與其它材料自由組裝，為各種新興和未被發(fā)現(xiàn)的應(yīng)用創(chuàng)建高性能晶體管。

此外，在1nm制程芯片中，金屬互連帶來的焦耳熱效應(yīng)是一個重要考量因素，這方面，IMEC提出了新的解決方案。1nm制程需要在后端最關(guān)鍵的層引入新的導(dǎo)體材料，如二元和三元金屬間化合物（Al或Ru化合物），其電阻率低于按比例尺寸的常規(guī)元素金屬（例如 Cu、Co、Mo 或 Ru）。IMEC通過實(shí)驗(yàn)研究了鋁化物薄膜的電阻率，包括 AlNi、Al3Sc、AlCu 和 Al2Cu，在20nm 及以上厚度時，所有 PVD 沉積膜的電阻率與 Ru 或 Mo 相當(dāng)或更低，28nm的AlCu和Al2Cu膜的最低電阻率為9.5 μΩcmCu，低于Cu。

臺積電引領(lǐng)1nm研發(fā)

在先進(jìn)制程的研發(fā)和商業(yè)化方面，臺積電一直是行業(yè)先鋒，1nm自然不會例外。

如上文所述，臺積電、中國臺灣大學(xué)和MIT聯(lián)合研發(fā)的使用半金屬鉍作為二維材料的接觸電極，不僅降低了電阻，還增加了電流，從而大幅提升了能效。不過，該材料工藝還處于研發(fā)階段，未用于量產(chǎn)，為了使用半金屬鉍作為晶體管的接觸電極，不得不使用氦離子束 (HIB) 光刻系統(tǒng)并設(shè)計一種“簡單的沉積工藝”。這種工藝僅用于研發(fā)生產(chǎn)線，因此還沒有完全準(zhǔn)備好進(jìn)行大規(guī)模生產(chǎn)。

目前，臺積電的 1nm 制程節(jié)點(diǎn)仍處于探索階段，工廠正在嘗試各種選項(xiàng)，也不能保證未來量產(chǎn)時確定使用半金屬鉍。

目前，臺積電先進(jìn)制程產(chǎn)線使用鎢互連晶體管，而英特爾使用鈷互連。兩者都有各自優(yōu)點(diǎn)，并且都需要特定的設(shè)備和工具。

不久前，有消息傳出，臺積電在完成3nm制程工藝研發(fā)之后，已經(jīng)于今年6月把該團(tuán)隊(duì)轉(zhuǎn)向了未來的1.4nm工藝研發(fā)。

除了臺積電，三星和IBM也在進(jìn)行1nm制程工藝的研發(fā)。

當(dāng)下的集成電路，特別是處理器，晶體管是平放在硅表面上的，電流從一側(cè)流向另一側(cè)。2021年，IBM和三星公布了一種在芯片上垂直堆疊晶體管的設(shè)計方法，稱為垂直傳輸場效應(yīng)晶體管 (VerTIcalTransport Field Effect Transistors，VTFET)。與常規(guī)設(shè)計相比，VTFET彼此垂直，電流垂直流動。該技術(shù)有望突破1nm制程工藝瓶頸。

IBM和三星表示，這種設(shè)計有兩個優(yōu)點(diǎn)：首先，它可以繞過許多性能限制，將摩爾定律擴(kuò)展到納米片技術(shù)之外，更重要的是，由于電流更大，該設(shè)計減少了能源消耗，估計VTFET將使處理器的速度比采用 FinFET 晶體管設(shè)計的芯片快兩倍或功耗降低 85%。

英特爾也于2021年表示，計劃在2024年之前跨越1nm，完成埃級芯片設(shè)計，據(jù)悉，英特爾將使用其新的“Intel?20A”制程節(jié)點(diǎn)和 RibbonFET 晶體管來實(shí)現(xiàn)這一目標(biāo)。

光刻機(jī)成為關(guān)鍵

除了晶體管架構(gòu)和材料工藝，要實(shí)現(xiàn)1nm制程芯片的量產(chǎn)，EUV光刻機(jī)依然是成功的關(guān)鍵。

作為全球唯一一家EUV光刻機(jī)供應(yīng)商，ASML一直是臺積電、三星和英特爾關(guān)注的焦點(diǎn)。目前，ASML出貨的先進(jìn)EUV光刻機(jī)是NXE:3400B、3400C和3600D，這幾款機(jī)型的數(shù)值孔徑（NA）均為0.33。其中，3600D在30mJ/cm2下的晶圓吞吐量達(dá)到160片，比3400C提高了18%，它將成為臺積電和三星3nm制程產(chǎn)線的主要設(shè)備。

據(jù)悉，IMEC和ASML合作的EUV設(shè)備研發(fā)工作正在進(jìn)行，日本的?TEL也參與其中，預(yù)計測試設(shè)備有望在2023年初完成。

ASML還公布了未來三代光刻機(jī)的研發(fā)計劃，三款機(jī)型的型號分別是NEXT:5000、EXE:5000 和EXE:5200。從EXE:5000開始，數(shù)值孔徑提高到了0.55。

與0.33NA相比，0.55NA設(shè)備在多方面都有很大提升，包括更高的對比度，圖像曝光成本更低等，是未來發(fā)展的趨勢。

現(xiàn)在，用于生產(chǎn)5nm/7nm制程芯片的光刻機(jī)設(shè)備零件數(shù)量超過10萬個，運(yùn)輸時需要40個貨柜，據(jù)悉，制造1nm芯片的光刻機(jī)體積比3nm的多出一倍。由于光刻機(jī)擁有非常多的零件，需要高精度的裝配，導(dǎo)致光刻機(jī)從發(fā)貨到配置/培訓(xùn)的整個流程需要兩年時間，這樣算來，預(yù)計0.55NA光刻機(jī)的大規(guī)模應(yīng)用要到2025~2026年，樂觀估計，那時，業(yè)界開始試產(chǎn)1nm制程工藝了。