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  • 一種基于CPLD加載FPGA的方案設(shè)計(jì)詳解
    一種基于CPLD加載FPGA的方案設(shè)計(jì)詳解
  • 一種基于CPLD加載FPGA的方案設(shè)計(jì)詳解
  •   發(fā)布日期: 2019-02-20  瀏覽次數(shù): 1,825

    0 引言

    現(xiàn)代通信技術(shù)發(fā)展日新月異,通信系統(tǒng)必須具備良好的可升級(jí)能力以適應(yīng)時(shí)代的發(fā)展?,F(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array,FPGA)由于同時(shí)具備硬件電路高速運(yùn)行和軟件可編程的雙重優(yōu)點(diǎn),被廣泛應(yīng)用于通信領(lǐng)域中。FPGA在上電后,需要加載配置文件對(duì)內(nèi)部各功能模塊進(jìn)行初始化,而配置文件加載的效率直接影響系統(tǒng)的初始化時(shí)間。因此如何設(shè)計(jì)一種高效的FPGA加載方案,是通信系統(tǒng)設(shè)計(jì)中的一個(gè)重要環(huán)節(jié)。

     

    文獻(xiàn)的加載方案采用外部專(zhuān)用的E2PROM器件存儲(chǔ)配置文件,并在上電后由FPGA控制整個(gè)加載過(guò)程。這種主動(dòng)加載的配置方式需要專(zhuān)門(mén)的外部存儲(chǔ)芯片,使用面窄,無(wú)法實(shí)現(xiàn)靈活的在線(xiàn)升級(jí),并且由于EEPROM的容量有限,只能用于加載一些小的FPGA邏輯文件。文獻(xiàn)提出采用CPU外掛FLASH存儲(chǔ)配置文件,采用通用輸入/輸出(General Purpose Input/Output,CPU GPIO)管脾模擬被動(dòng)串行(Passive Serial,PS)加載時(shí)序進(jìn)行配置文件加載的方案,然而這種方案需要占用CPU寶貴的GPIO資源,雖然采用PS方式加載可以節(jié)省一定的管腳,但是由于CPU沒(méi)有專(zhuān)門(mén)的PS加載控制器,必須通過(guò)軟件控制GPIO來(lái)模擬PS加載的時(shí)序,對(duì)于軟件最普遍使用的C語(yǔ)言,每一步操作都需要數(shù)條指令,耗費(fèi)時(shí)間。對(duì)于有多個(gè)FPGA,要求遠(yuǎn)程升級(jí),且對(duì)配置速度要求高的大型系統(tǒng)來(lái)說(shuō),這樣的加載時(shí)間是無(wú)法忍受的。

    本文介紹了一種基于CPLD加載FPGA的方案:FPGA配置文件被存放在CPU外掛的FLASH存儲(chǔ)器中,加載時(shí)由CPU將配置文件讀出,再通過(guò)連接CPLD的Local Bus總線(xiàn)將數(shù)據(jù)以并行方式送給CPLD,CPLD利用速度較高的時(shí)鐘將數(shù)據(jù)串行送入FPGA。該方案既可以節(jié)省CPU和FPGA的管腳,又可以實(shí)現(xiàn)FPGA在線(xiàn)快速加載。

    1 FPGA及其加載方式介紹

    FPGA是一種可編程器件,用戶(hù)可通過(guò)軟件手段配置FPGA器件內(nèi)部的連接結(jié)構(gòu)和邏輯單元,完成所需的數(shù)字電路功能。目前市場(chǎng)上有三種基本的FPGA編程技術(shù):SRAM,反熔絲和FLASH。其中基于SRAM的FPGA由于其速度快且具有可重編程能力,是目前應(yīng)用最廣泛的一種。但是這種FPGA是易失性的,每次掉電后,F(xiàn)PGA恢復(fù)白片,內(nèi)部邏輯消失,上電時(shí)需要重新為FPGA加載配置數(shù)據(jù)。

    大部分FPGA的加載方式都可以分為主動(dòng)加載和被動(dòng)加載。主動(dòng)加載和被動(dòng)加載最大的區(qū)別在于加載過(guò)程是由誰(shuí)來(lái)控制,主動(dòng)加載的加載過(guò)程是由FPGA自身控制,F(xiàn)PGA主動(dòng)從外部存儲(chǔ)器中讀取邏輯信息來(lái)為自己進(jìn)行配置,F(xiàn)PGA內(nèi)部的振蕩器產(chǎn)生加載時(shí)鐘。

    被動(dòng)加載的整個(gè)加載過(guò)程都是由外部控制器控制,F(xiàn)PGA接收配置時(shí)鐘,配置命令和配置數(shù)據(jù),給出配置狀態(tài)信號(hào)以及配置完成指示信號(hào)等。

    為了選擇一種合適的加載方式,這里將Altera公司FPGA產(chǎn)品的各種加載方式的對(duì)比于如圖1所示。需要注意的是,配置速度的快慢只是相對(duì)的,其他一些因素如閃存的讀取時(shí)間,驅(qū)動(dòng)時(shí)鐘頻率等也會(huì)影響配置的時(shí)間。

    一種基于CPLD加載FPGA的方案設(shè)計(jì)詳解

    從圖中可以看到,并行加載方式雖然速度較快但是耗費(fèi)較多的管腳;而串行加載則可以節(jié)省管腳、降低成本。在幾種串行加載方式中,PS加載方式是大部分器件都支持的方式,因此本文后續(xù)的設(shè)計(jì)方案選擇PS加載方式進(jìn)行實(shí)現(xiàn)。

    2 加載方案的設(shè)計(jì)

    整個(gè)加載方案主要由硬件電路,CPLD邏輯,軟件代碼幾部分組成。

    2.1 硬件設(shè)計(jì)

    在第1節(jié)的討論中選擇了PS加載方式。PS加載一般要用到5根信號(hào)線(xiàn),分別是nconfig,dclk,data,nstatus和conf_done,它們的含義如圖2所示。

    一種基于CPLD加載FPGA的方案設(shè)計(jì)詳解

    在傳統(tǒng)的PS加載方式中,CPU與FPGA的連線(xiàn)如圖3所示。

    這種加載方式的原理是:先將FPGA的配置數(shù)據(jù)放在CPU外掛非易失性存儲(chǔ)器中,CPU啟動(dòng)后,CPU通過(guò)GPIO模擬時(shí)序的方式將配置數(shù)據(jù)加載到FPGA中。CPU以這種方式產(chǎn)生的加載時(shí)鐘只有kHz,加載一個(gè)10 MB大小的配置文件大概需要100 s。通過(guò)優(yōu)化代碼可以減小加載時(shí)間,但是軟件不能模擬高頻時(shí)鐘是其固有的缺陷。CPLD可以利用外部高速時(shí)鐘作為加載參考時(shí)鐘,且由于它控制簡(jiǎn)單,擴(kuò)展方便的特性,可以作為加載的橋梁,在CPU和FPGA之間建立快速加載的通道。

    利用CPLD進(jìn)行PS加載的電路連接設(shè)計(jì)如見(jiàn)圖4。

    一種基于CPLD加載FPGA的方案設(shè)計(jì)詳解

    CPU要從外掛存儲(chǔ)器中讀取配置文件,然后發(fā)起加載任務(wù),通知CPLD開(kāi)始加載并通過(guò)Local Bus向CPLD發(fā)送加載數(shù)據(jù)。常用的CPU Local Bus參考時(shí)鐘約為66 MHz,加載1 B的數(shù)據(jù)需要約15璐。CPLD對(duì)外部參考時(shí)鐘(可選擇,本文選用66 MHz晶振)進(jìn)行4分頻后作為加載時(shí)鐘,此時(shí)鐘約為16.5 MHz,其加載效率比CPU GPIO加載方式提高10倍以上。

    2.2 CPLD加裁模塊的設(shè)計(jì)

    CPLD加載模塊主要是利用CPLD邏輯代碼實(shí)現(xiàn)PS加載時(shí)序,達(dá)到快速加載的目的。FPGA的PS加載時(shí)序如圖5所示。

    一種基于CPLD加載FPGA的方案設(shè)計(jì)詳解

    PS加載的過(guò)程如圖6所示。

    根據(jù)PS加載的時(shí)序和流程圖,設(shè)計(jì)通過(guò)CPU和CPLD對(duì)FPGA進(jìn)行加載的過(guò)程如下:CPLD在收到CPU發(fā)出的加載開(kāi)始命令后,將nconfig信號(hào)拉低(器件時(shí)序?qū)config的低電平脈寬有要求),當(dāng)FPGA收到nconfig的低脈沖有效信號(hào)后,會(huì)馬上清除現(xiàn)有的程序進(jìn)入加載狀態(tài),拉低nstatus和conf_done信號(hào),在nconfig信號(hào)變高500 μs(器件要求)后CPLD可以開(kāi)始向FPGA送時(shí)鐘和數(shù)據(jù)進(jìn)行加載,加載完成后,F(xiàn)PGA將conf_done信號(hào)拉高,遞知CPLD,CPLD再通知CPU加載已完成,PPGA進(jìn)入初始化階段。

    要實(shí)現(xiàn)成功的加載,必須保證加載過(guò)程正確,加載時(shí)序滿(mǎn)足器件要求。還要注意與CPU軟件程序的配合。

    (1)nconfig信號(hào)時(shí)序的控制。nconfig信號(hào)時(shí)序控制由CPU軟件實(shí)現(xiàn),在硬件連接上,將nconfig信號(hào)使用外部電阻上拉,軟件對(duì)CPLD寄存器中的configbit先寫(xiě)0,再寫(xiě)1,中間延遲10μs,保證nconfig信號(hào)的脈寬達(dá)到芯片要求。

    實(shí)際測(cè)試波形如圖7所示,橫軸表示時(shí)間,靠上的信號(hào)線(xiàn)為nconfig信號(hào),靠下的為nstatus信號(hào),nconfig脈寬約為11μs,滿(mǎn)足要求。

    (2)dclk時(shí)序的控制。dclk由CPLD的參考時(shí)鐘elk_ref四分頻產(chǎn)生。器件要求dclk在nconfig信號(hào)變高后至少500 μs后才輸出,這個(gè)時(shí)序是由CPU軟件來(lái)控制,軟件先將nconfig信號(hào)拉低10 μs,等待FPGA回應(yīng)的nstatus,當(dāng)nstatus高電平到來(lái)后,延遲600μs開(kāi)始通過(guò)Local Bus向CPLD發(fā)送數(shù)據(jù),同時(shí)置位時(shí)鐘使能標(biāo)志位,CPLD以此時(shí)鐘標(biāo)志位來(lái)觸發(fā)dclk,以此保證dclk的時(shí)序。實(shí)際測(cè)試波形如圖8所示。橫軸表示時(shí)間,靠上的信號(hào)線(xiàn)為nconfig,靠下的為dclk,從nconfig變高到dclk輸出的延遲約為605μs,滿(mǎn)足要求。

    (3)CPLD與CPU標(biāo)志位的控制實(shí)現(xiàn)。必須控制CPLD加載口在CPU送數(shù)據(jù)完成之后再工作,否則會(huì)引起數(shù)據(jù)阻塞。為了實(shí)現(xiàn)這一控制,CPU會(huì)送出一個(gè)標(biāo)志位,即CPU在第一個(gè)Local Bus的訪(fǎng)問(wèn)周期發(fā)送8 b加載數(shù)據(jù),在下一個(gè)周期CPU會(huì)對(duì)標(biāo)志寄存器進(jìn)行取反操作,CPLD會(huì)去檢測(cè)標(biāo)志位的沿(上升沿下降沿都可),當(dāng)CPLD檢測(cè)到這個(gè)沿,說(shuō)明CPU的數(shù)據(jù)已經(jīng)發(fā)送完成,CPLD會(huì)產(chǎn)生加載時(shí)鐘,并利用此時(shí)鐘將加載數(shù)據(jù)送入FPGA。CPLD只對(duì)邊沿進(jìn)行檢測(cè)可以減少Local Bus的訪(fǎng)問(wèn)周期,如果用0,1電平或者只用上升沿(只用下降沿),CPU傳送完數(shù)據(jù)后,需要先讀標(biāo)志寄存器的值,再對(duì)標(biāo)志位進(jìn)行操作,而用上升沿和下降沿,CPU只需要在第一次傳送數(shù)據(jù)完成后讀標(biāo)志寄存器,隨后的數(shù)據(jù)傳送完成后只需要對(duì)其進(jìn)行取反即可。實(shí)現(xiàn)程序如圖9所示。

    一種基于CPLD加載FPGA的方案設(shè)計(jì)詳解

    (4)加載模塊。當(dāng)檢測(cè)到CPU的標(biāo)志時(shí)CPLD開(kāi)始發(fā)送數(shù)據(jù)對(duì)FPGA進(jìn)行加載,加載完成后對(duì)自身的發(fā)送完成標(biāo)志取反,關(guān)閉輸出使能。要注意不同芯片廠(chǎng)家的加載高低位順序不同。FPGA是靠dclk的上升沿來(lái)采樣數(shù)據(jù)的,所以在dclk的下降沿將數(shù)據(jù)從CPLD送出,這樣在FPGA端采樣時(shí)dclk的上升沿正好對(duì)著數(shù)據(jù)的中間,能獲得最大的時(shí)序窗口,如圖10所示。

    一種基于CPLD加載FPGA的方案設(shè)計(jì)詳解

    實(shí)現(xiàn)程序如圖11所示。

    (5)加載結(jié)束后,F(xiàn)PGA將conf_done信號(hào)拉高,CPLD通知FPGA加載已經(jīng)完成。

    3 功能、性能測(cè)試

    為了驗(yàn)證方案的有效性,選用Altera的FPGA(EP4SGX530),CPLD(EPM570F256CS),MPC8548搭建了一個(gè)加載系統(tǒng),測(cè)試結(jié)果如圖12所示,橫軸表示時(shí)間,有固定周期的信號(hào)為dclk。由圖可知加載成功,加載時(shí)鐘頻率約為17 MHz??傮w加載時(shí)間可由conf_done信號(hào)指示,如圖所示橫軸表示時(shí)間,從圖上可以看出,加載一個(gè)10 MB大小的FPGA配置文件大約需要10 s。

    一種基于CPLD加載FPGA的方案設(shè)計(jì)詳解

    4 結(jié)論

    CPU直接對(duì)FPGA進(jìn)行加載的傳統(tǒng)方式,加載一個(gè)10 MB的FPGA配置文件大概需要100 s,利用CPLD對(duì)FPGA進(jìn)行加載,只需要約10 s(Local Bus的訪(fǎng)問(wèn)周期約為200 ns,相對(duì)于CPLD對(duì)FPGA的加載時(shí)間可以忽略不計(jì),兩者可以并行進(jìn)行),加載速度提高了10倍左右。在有兩個(gè)甚至多個(gè)FPGA需要加載的系統(tǒng),其優(yōu)勢(shì)更為明顯。該方法對(duì)只要有CPU,CPLD和FPGA的系統(tǒng)即可移植,并且可以支持Altera,XILINX和LATTICE三大廠(chǎng)家的邏輯器件。


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