電子發(fā)燒友網(wǎng)報(bào)道（文/周凱揚(yáng)）自去年起，臺(tái)積電和三星等晶圓代工廠紛紛推出了5nm的工藝，如今更是在鉆研5nm以下的先進(jìn)制程。但制程的提升不單單只靠EUV光刻機(jī)就能輕易實(shí)現(xiàn)的，短溝道效應(yīng)使得傳統(tǒng)的FinFET技術(shù)已經(jīng)滿足不了更高的半導(dǎo)體工藝。

目前的工藝水平在深度學(xué)習(xí)、圖形分析等基礎(chǔ)AI應(yīng)用上已經(jīng)可以滿足要求，但在神經(jīng)形態(tài)芯片和量子計(jì)算上，仍需要更先進(jìn)的制程來提供支持。面對(duì)這些挑戰(zhàn)，三星、臺(tái)積電和英特爾紛紛選擇了GAA技術(shù)來突破這一壁障。

GAA何時(shí)面世？

三星在2019年就公布了其GAA 技術(shù)MBCFET，并發(fā)布了初版PDK。GAA結(jié)構(gòu)進(jìn)一步提到了柵極與溝道之間的接觸面積，并支持垂直堆疊的方式來獲得更強(qiáng)的載流能力，而非像FinFET一樣橫向堆疊鰭片。

三星也同時(shí)宣布，將在3nm工藝節(jié)點(diǎn)引入GAA技術(shù)。根據(jù)三星給出的PPA數(shù)據(jù)，先進(jìn)節(jié)點(diǎn)的MBCFET與7nm的FinFET相比，功耗減少50%，性能提升30%，面積減小了50%。

IBM全球首發(fā)的2nm芯片上，也用到了納米片GAA技術(shù)。今年6月底，三星宣布與新思合作的3nm GAA試產(chǎn)芯片已經(jīng)成功流片。根據(jù)目前的消息來看，預(yù)計(jì)三星會(huì)在2022年推出早期GAA技術(shù)的制程3GAE，在2023年推出基于MBCFET的3GAP。

英特爾也在近期的Intel Accelerated發(fā)布會(huì)中宣布，將在其20A工藝節(jié)點(diǎn)中引入其GAA技術(shù)RibbonFET，預(yù)計(jì)2024年上半年推出。而臺(tái)積電則在今年的技術(shù)論壇上宣布，F(xiàn)inFET技術(shù)只會(huì)用到3nm，2nm將用納米片晶體管來取代現(xiàn)有結(jié)構(gòu)。

然而令許多人不解的是，GAA中通道的命名有納米線、納米片和納米帶，這些究竟是營銷術(shù)語不同，還是另有玄機(jī)呢？

納米線、納米帶與納米片

其實(shí)這些并不是花哨的營銷術(shù)語，而是對(duì)通道物理特質(zhì)不同的描述。納米線的寬度和通道厚度基本相近，而納米片則選擇了更大的寬度，納米帶則是一個(gè)折中的方案，也可以看做是寬度更小的納米片。

那么不同的通道對(duì)其性能又有何影響呢？由于2D結(jié)構(gòu)約束所帶來優(yōu)秀的短溝道特性，納米線在低功率應(yīng)用上的表現(xiàn)更好。而納米片因?yàn)楦笥行挾葘?shí)現(xiàn)了更大的接觸面積，載流性能要更為優(yōu)異，適合一些高性能的應(yīng)用。

雖然通道有所差異，但三星等廠商都不約而同的采用了堆疊通道的方式來繼續(xù)增加GAA結(jié)構(gòu)的載流性能。不過FinFET中的鰭并不能無限疊加，GAA中的通道也是如此。這種載流能力的提升速度會(huì)隨著源極/漏極外延處的寄生電阻而減慢，不僅如此，柵極電容也會(huì)隨著通道數(shù)的增加而增大，因此為了保證最小的RC延遲，GAA一般會(huì)選擇3或4的通道數(shù)。

2nm及之后的晶體管結(jié)構(gòu)

至于2nm及之后的晶體管結(jié)構(gòu)，比利時(shí)微電子研究中心（IMEC）提出了一種新的替代結(jié)構(gòu)，名為分叉片（Forksheet）。該結(jié)構(gòu)中，這些納米片由分叉式的柵極結(jié)構(gòu)來控制，這種結(jié)構(gòu)在柵極圖案化之前，為pMOS和nMOS之間引入了一個(gè)絕緣強(qiáng)，將p柵極溝道和n柵極溝道隔絕開來，提供了比FinFET和納米片都要窄的np間距。

由此，分叉片可以提供更好的面積和性能擴(kuò)展能力，并將單元高度從5T減小至4.3T，也實(shí)現(xiàn)了更低的寄生電容。

為了挺進(jìn)1nm這一制程，單元高度的要求也減小至了3T，但由于布通率的限制，即便是分叉片也無法滿足這一條件。因此，IMEC又推出了名為CFET的技術(shù)，一種互補(bǔ)的FET。CFET的概念就是將nFET疊在pFET上，從而提供了更多內(nèi)部單元布線的自由，并減小了單元面積。

在IMEC的初步評(píng)估中，運(yùn)用CFET技術(shù)的4T FinFET在功耗和性能的表現(xiàn)上，可以打平甚至超過5T的標(biāo)準(zhǔn)FinFET，而且占用面積還要小25%。至于運(yùn)用了CFET的納米片晶體管，不僅邏輯單元高度可以做到3T，還能提供額外的性能提升。

結(jié)語

就像平面晶體管自然演進(jìn)至FinFET一樣，F(xiàn)inFET也將讓位給GAAFET。CMOS器件在結(jié)構(gòu)上演化的過程，也是半導(dǎo)體不斷挑戰(zhàn)摩爾定律的過程。除此之外，其實(shí)也有不少公司正在探索CMOS之外的晶體管方案，試圖消除CMOS本身的一些缺點(diǎn)，比如英國公司Search For The Next推出的Bizen。

但從現(xiàn)在追求PPA的潮流來看，這些方案還遠(yuǎn)遠(yuǎn)不能成為市場(chǎng)主流。2022年之后的半導(dǎo)體市場(chǎng)，高NA的EUV光刻機(jī)和GAAFET必將成為5nm制程以下的關(guān)鍵因素。

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